PCIe5.0电气测试—电气子层和逻辑子层
PCIe5.0电气测试—电气子层和逻辑子层

PCIe5.0电气测试—电气子层和逻辑子层

PCIe是用于硬盘、固态硬盘(SSD)、图形卡、Wi-Fi和内部以太网连接的先进互连I/O技术。PCIe由一组快速、可扩展且可靠的I/O标准组成,用于串行数据传输总线。PCIe的物理层(PHY)还支持SATA Express(SATAe)和非易失性存储器规范(NVMe)。

图6 PCIe协议栈-电气测试

PCIe测试的关键设备包括误码率测试仪(BERT)和实时示波器。特别是PCIe5.0测试,要求使用高质量BERT的脉冲码型发生器(PPG)和BERT的误码分析仪(ED)。PPG需要能精确生成特定损耗的信号,ED应能够分析SerDes输出误码率(BER)以确定待测件是否符合PCIe规范。

对于最复杂的PCIe5.0串行器/解串器(SerDes)测试,如链路均衡训练,误码仪需要能够模拟SerDes。PPG和ED必须在PCIe5.0协议栈下的物理逻辑子层与被测设备(DUT)进行交互(见图6),也就是说误码仪需要具备一定程度的协议交互功能。无论是要进行发端还是接收端测试,SerDes都会涉及到;为了清楚地区分,我们分别用“DUT-发端”和“DUT-收端”代替DUT-SerDes。

PCIe Gen5.0测试方案

表2 测试方案配置表

方案构成

该方案发送端测试使用两台59G示波器加一台20G示波器,分别用来测试PCIE5.0(2台59G合并),PCIe4/3, USB, SAS, SATA等等高速串行信号,同时还可以与误码仪配合进行RX校验,可以最大程度的提高设备利用率,解决项目测试压力。可根据实际情况增减示波器数量。

该方案接收端测试采用目前先进的误码仪Anritsu MP1900A。由于其优异的硬件性能,使得他通过了目前所有PCIE的及USB,SAS协会的一致性测试方案认证。实现一站式测试,不需要进行多平台的功能修补。Anritsu公司未来会基于该平台进行更多下一代高速接口的一致性测试开发。所以该平台具有强时效、先进性、兼容性及可升级性。

优势

  • 行业认可度高,与上下游厂商协同测试时更易保持一致性——Intel全球、AMD (加拿大/美国)、Amazon/微软/苹果、高通等客户。
  • RX误码仪版本新,一致性测试方案全面,易升级——RX部分可以一台误码仪覆盖所有PCIe1~5的测试需求。并且支持PAM4测试, 支持升级PCIe6测试方案。
  • 误码仪技术指标优异。
  • 整体方案连接简便,可靠性高。

测试能力

链路训练

链路训练要求收端与处于PCIe协议栈物理层的电气子层和逻辑子层的发端进行通信,自适应均衡方案通过链路训练状态和状态机(LTSSM)进行工作,如图7所示,LTSSM将系统配置为以可能的最大数据速率工作。

图7. 控制自适应均衡的LTSSM

从上电开始,LTSSM会经历以下阶段:

  1. 检测:接收机检测收到的发端信号。上电开始,发端以2.5GT/s的速度发送PCIe1.0信号。
  2. 轮询:接收机同步波形并确定位速率和极性。
  3. 配置:确定通道宽度,即PCIe信道数。
  4. L0:启用链路训练。
  5. 恢复:发端按照根据预设的FFE tap或者根据上一工作状态优化的一组tap工作。上电时,它在没有FFE的情况下工作,这等同于将所有tap设为1。PCIe2.0有两组preset,PCIe3.0有10组preset,PCIe4.0和5.0都有11组preset,依次标为P0、P1、…P10。
  6. 环回:收端使用内置的系统测试功能,例如CRC,来检查训练序列同步信号的BER性能。
    1. 如果BER性能是可以接受的,并且系统以低于PCIe5.0的速率(即32GT/s)运行,则收端向发端发送请求以提高数据速率,换言之,从PCIe n升级到PCIe n+1,然后,接收器返回到检测阶段。
    2. 如果BER性能不可接受,但是链路训练时间未超过最大时限,则会发生以下一种或多种情形:
      1. 收端发送请求,请求发端发送不同的FFE tap:递增、递减、保持不变或加载另一个预设。
      2. 收端修改自己的均衡方案,例如,调整CTLE增益和/或DFE tap,但请注意,PCIe仅指定接收器的BER性能,而不指定均衡技术。
      3. 然后,系统返回到恢复阶段。
  7. 如果链路训练时间超过了最大时限,并且接收器尚未找到一种均衡方案以使它能以最大允许BER或更高的BER工作,或者接收器失去同步,则系统将恢复为较低的数据速率。

在发端均衡测试时,BERT ED充当环回模式工作的参考接收器。它指示BERT PPG向DUT-发端发送对不同preset的请求。示波器捕获并分析发端的波形。

在接收测试时,BERT PPG充当参考发射机。参考发射机通过ISI测试板将衰减幅度最大的信号发送到DUT-收端。在阶段1中,它发送基于协议的训练序列,将速率、极性和配置传达给DUT-接收器。到了阶段5,处于环回模式的DUT发送FFE tap请求;BERT PPG接收并解释这些消息,并相应地修改其FFE方案。

发端链路均衡测试

发端测试需要用到PCI-SIG提供的SigTest。图8显示了CEM或BASE测试图。在CEM测试中,DUT既包括SerDes,也包括安装DUT的插卡。在BASE测试中,DUT只包含SerDes本身,并且安装在系统板上。

图8. 标称PCIe5.0信道

初始发射器均衡测试

BERTPPG通过PCIe物理层逻辑子块协议将请求发送到DUT-发端(图9)。BERTPPG按照每个PCIe数据速率下的FFE预设依次向DUT-SerDes发送请求。DUT-发端修改其FFE方案并发射信号。DUT-发端输出信号被分成两路,以便其信号同时发送到示波器和BERT ED。BERT ED作为参考接收器确认预设变化,而BERT使用PPG辅助输出触发示波器捕获每个信号。示波器按照每个FFE预设和每个数据速率捕获波形,然后运行安装在示波器上的SigTest。SigTest会评判每个波形是否符合规范并给出结果。

图9. 初始发射器均衡测试装置

发端链路均衡响应测试

发端链路均衡响应测试测量DUT-发端响应FFE tap请求所花费的时间,并确定响应是否正确。BERT充当环回模式下的参考SerDes。示波器确定请求的时间tReq和FFE tap变化的时间tChange。tChange-tReq必须小于或等于指定的最大值,BASE规定为500ns,CEM规定为1µs。图10显示了测试设置。BERTPPG差分输出信号一分为二,分别将信号传输到DUT-收端和示波器。DUT-发端输出也分为两路,分别将信号发送到示波器和作为参考接收器的BERT ED。

图10. 发射器链路均衡响应测试装置

测试从BERTPPG向DUT-发射器发送预设请求开始,也就是从PHY层逻辑子块中的协商开始。DUT通过更改其FFEtap做出响应。示波器还将接收并必须能够识别预设请求才能测量tReq;从这个意义上说,示波器必须具有某种协议功能。示波器也可以通过触发信号来确定tReq,但是由于触发电缆的时间延迟,这种方法增加了测量的不确定性。图11是示波器屏幕截图,其中金色表示BERTPPG输出,蓝色表示DUT-发端信号。DUT-发射器FFE预设变化时间tChange十分明显。示波器通过标记接收包含请求的数据包的时间来确定tReq。

11. 示波器的屏幕截图,金色表示BERTPPG的输出,蓝色表示DUT-发端的输出

接收机链路均衡测试

PCIe5.0接收机仅在物理层级别进行一致性规范测试:通过在链路均衡测试中使用加压信号,同时评估链路训练和加压压接收机容限。

BERT PPG传输包括抖动和干扰的测试信号:随机抖动(RJ)、正弦抖动(SJ)、正弦差模干扰(DMI)和共模干扰(CMI)。一个“可变ISI”测试板具有多个差分迹线长度,损耗以0.5dB为步长介于34到37dB之间,适用于不同程度的损耗和ISI。示波器用于校准测试信号。

接收机压力容限测试的概念是让DUT-收端能够适应符合规范的最差信号。DUT-SerDes必须能够使用此最大加压信号来训练链路。链路经过训练,并且发端FFE和接收器均衡方案得到优化后,DUT-收端就一定能以BER≤10-12的条件工作。

图12显示了测试装置。BERTPPG将注入干扰噪声的信号发送到可变ISI板。可变ISI板的输出连接到CBB,CBB模拟系统板在最坏情况下的性能。测试信号通过CBB传播到CEM连接器,并沿着插卡向上到达DUT-接收端。注意,BERTPPG通过参考时钟对信号施加抖动。DUT-发端的输出发送到BERTED,BERTED既要测量BER,又充当参考接收器来训练链路。

图12. PCIe5.0 CEM插卡接收机链路均衡测试的设置

压力眼校准

加压信号校准是一个迭代过程,涉及信号生成和示波器CTLE的优化。每个BERT PPG preset都必须进行加压信号校准,并且每组FFE tap必须符合规范。

校准的目的是配置一个最差ISI的信号,它具有最小的均衡后的EH12(BER=1E-12时的眼高)和EW12(BER=1E-12时的眼宽),如表3所示。既然信号是用于发到CEM连接器上,因此必须在校准过程中模拟最坏情况下的插卡损耗。

为了最大程度地增加对均衡方案的压力,应按特定顺序评估信号减损。为了达到期望的EH12和EW12,需要为信号增加所需水平的RJ以及允许范围内的损耗、SJ、DMI和CMI,具体可参见表3。

APPLIED SIGNAL IMPAIRMENTSALLOWED RANGE
Insertion Loss34-37 dB
rms Random Jitter (RJ)0.5 ps rms
Sinusoidal Jitter (SJ)1-5 ps peak-to-peak
Differential Mode Sinusoidal Interference (DMI)2.1 GHz, 5-30 mV
Common Mode Sinusoidal Interference (CMI)120 MHz, 150 mV
TO ACHIEVE
Eye Width BER = 10-12 (EW12)9.375 ± 0.5 ps
Eye Height BER = 10-12 (EH12)15 ± 1.5 mV
表3. 为达到期望的EH12和EW12,可以添加到信号中的RJ、SJ和DMI范围

图13a所示为抖动和噪声校准装置。在这一步中,我们确定最坏情况下的RJ、SJ和DMI组合。

步骤1

为校准最坏情况下的抖动,将BERT PPG连接到示波器输入,并确认PPG应用了表3中所需水平的rms RJ和最大允许SJ幅度。

步骤2

为校准DMI和CMI,将BERTPPG输出连接到可变ISI测试板的最高损耗(最长)通道,即“兼容37dB”信道。将幅度为5至30mV、频率2.1GHz的正弦DMI和CMI通过测试板传输到示波器。由于该信道在2.1GHz频率下约有6dB的损耗,因此BERTPPG输出端的干扰幅度将与传递给CBB的信号的幅度不同。

步骤3

下一步是应用最大ISI,并为每个参考发端preset优化示波器CTLE。如图13b所示,BERT PPG输出被发送到到可变ISI板上最坏情况下的37dB信道。可变ISI板的输出连接到CBB。

CBB的输出连接到可变ISI板的9dB损耗信道,以模拟最坏情况下的插卡损耗。9dB信道输出连接到示波器输入。或者,示波器可以嵌入插卡损耗。

测量EH12和EW12。如果任意一个值小于允许的最小值,请尝试可变ISI板上的另一条通道。不断尝试,直到确定能够得到高于指定最低值的最小EH12和EW12组合的ISI通道。

步骤4

确定最佳的BERTPPG预设和相应的CTLE增益。对于每个preset,示波器应捕获至少五个重复波形。示波器应能够自动确定最佳的CTLE增益。当预设加上对应的最佳CTLE增益能够得到最大EH12和EW12,就称为最佳预设。

步骤5

得到最佳preset和CTLE增益组合后,如步骤3所述,增加可变ISI板上的信道损耗,直到找到EH12和EW12都超过各自指定最低值的最小组合。现在重新优化均衡方案。到目前为止,我们得到了具有最大损耗、最佳FFE预设和CTLE增益的信号。

步骤6

增加DMI、CMI和SJ,直到EH12和EW12尽可能接近最小值。很快就会完成目标压力眼的校准。

(a)抖动和干扰校准
(b) 初始预设/CTLE校准

图13. 校准装置

接收端链路均衡BER测试

配置了BERT PPG参考发射机,并以最坏情况下的压力和经过优化的FFE进行了校准,收端链路均衡测试就相对容易了。DUT-SerDes遵循LTSSM,DUT-收端检测来自BERT PPG的发送信号,进入回送模式。

一旦进入回环模式,DUT-发端就会请求BERT PPG的FFE预设。DUT通过LTSSM工作,在尝试不同的BERT PPG FFE预设时,通过修改其接收器均衡方案来优化链路均衡。

BERTED在整个过程中监视BER,BER测试本身需要大约一分钟的时间,足够PCIe5.0系统传输2×1012比特的数据。由于PCIe5.0指定收端的性能而不指定均衡技术,因此最终预设可能与校准期间获得的预设不同。

如果BER<10-12,则DUT符合PCIe5.0(图14)。

图14. Anritsu MP1900A显示的PCIe5.0接收器链路均衡BER测试结果

调试收端链路均衡

识别LTSSM状态之间的过渡以及过渡时间的能力有助于识别DUT故障点。Anritsu MP1900A BERT会记录DUT与BERT参考发端之间的协商过程。如果DUT在接收链路均衡测试中的任何步骤发生故障,可以分析LTSSM链路训链日志以确定故障原因。

发端PLL带宽测试

PCIe5.0发端以100MHz参考时钟(RefClck)工作,锁相环(PLL)用于计算参考时钟与数据速率的乘积,串行器使用数据速率时钟将较低速率的数据加载到符合PCIe的高速串行数据信号。

PLL带宽测试可测量DUT-发端的抖动传递函数;也就是进入发射信号的参考时钟抖动。PLL带宽测试可验证卡PLL带宽和峰值是否在允许的范围内,并且是否符合CEM插卡规格要求。

DUT-收端的-3dB的滚降特性必须在指定的频率范围内,并且不会超过峰值。发端的PLL和收端的时钟数据恢复(CDR)电路之间存在互补关系。由于收端在其CDR带宽以下的频率具有较强的抗抖动性,而在CDR带宽以上的频率容易受到抖动影响,因此发端的PLL必须滤掉高频抖动,才能使系统以所需的BER运行。

该测试使用BERT子速率时钟输出将SJ应用于DUT参考时钟。其思路是在跨越指定PLL衰减频率的频率上应用校准后的SJ幅度,并测量每个频率下DUT-发射器的输出抖动。

示波器用于校准PLL滚降频率范围内的Sj的幅度(图15)。

图15. PLL带宽测试校准装置

测试装置如图16所示。抖动的子速率时钟连接到CBB上的PCI参考时钟输,DUT-发端输出连接到示波器。

图16. 发端PLL带宽测试设置

示波器针对所施加SJ的每个频率测量输出周期抖动(PJ)幅度。PCIe5.0规定了发生-3dB滚降的允许频率范围以及峰值抖动幅度的允许范围(图17)。

图17. 发端PLL抖动传函的结果

接收机抖动容限测试(JTOL)

抖动容限测试(JTOL)是接收机端对发端PLL带宽测试的补充。PCIe5.0规范中没有JTOL要求,但JTOL是评估接收端容忍不同幅度和频率抖动的能力的有效方法。

压力信号是最坏的情况,但也是符合标准的信号,引入了ISI、RJ、DMI和CMI。可以按照 “收端链路均衡测试”中所述进行校准,再结合BERT PPG preset和示波器参考接收器CTLE增益的优化组合。作为一种调试方法或性能冗余度分析,JTOL可以使用任何均衡方案进行测试,根据图18所示的幅频模板将SJ添加到信号中。

图18. JTOL SJ模板

高幅度抖动应用于低频,而低幅度抖动应用于高频。从1MHz到10MHz的滚降特性遵循指定的CDR频响特性。对于所有幅频对,DUT-收端均应遵守BER<10-12(图19)。为了使测量保持在合理的时间长度,BER通常最多测量到BER<10-6,并对BER概率的斜率推算来确保BER<10-12

图19. 来自Anritsu MP1900A的自动化JTOL测试结果

BASE规范符合性测试

要符合BASE规范,要求进行严格的接收机容限测试,但不需要任何链路均衡测试。CEM测试点是BASE板插卡连接器,BASE测试点是在DUT-SerDes的引脚上。

PCI-SIG提供了用于BASE SerDes测试的测试板。分线板有两个信道,一个通道用于DUT,另一个通道用于校准DUT-收端引脚上的加压信号。图20显示了校准和测试装置。在加压条件下,DUT-收端必须工作在BER≤10-12的情况下。

(a)校准

(b) BER测试
图20. PCIe5.0 BASE加压接收器容限测试装置