PCIe5.0速度是 PCIe 4.0 的两倍，并具有向下兼容性。PCIe 5.0 协议分析仪能够支持 32GT/秒的数据链路速度操作，同时具有卓越的内存、存储容量和分段功能，可捕获更大容量的上行和下行流量。

什么是 PCIe 5.0？

第 5 代快速周边组件互连称为 PCI Express 5.0。它也称为第 5 代 PCIe、PCIe 5、PCI v5 或简称为 PCIe 5.0。PCIe 技术于 2003 年首次推出，现已成为使用点对点访问总线将高速组件连接到主板的标准接口。

在 PCIe 3.0 和 PCIe 4.0 相隔 7 年之后，PCI Express 5.0 规范的开发和发布紧随 4.0 之后，带宽又增加了 2 倍。PCI-SIG 已经发布了最终的 PCIe 5.0 标准。

PCIe 5.0 测试工具

测试标准和实践在每一个新的 PCIe 版本中都继续受到挑战，PCIe Gen 5 也不例外。修订后的电气空闲退出有序集 (EIEOS) 和时钟功能已经影响了硬件和系统级别的测试实践。完全向下兼容的协议分析仪能够支持 32GT/秒的数据链路速度操作，例如 VIAVI Xgig Analyzer，对于执行最新的 PCIe 5.0 测试和调试过程非常宝贵。卓越的内存、存储容量和分段功能可实现更大容量的上行和下行流量捕获，从而可以记录长序列，并过滤掉特定的数据包，以便进行可靠的协议分析。

新的 PCI Express 5.0 规范中描述的替代协议也需要全面的测试支持，因为这种改进的多功能性现在允许其他协议利用成熟的 PCIe 物理层堆栈。例如，许多企业支持的计算快速链接 (CXL) 替代协议提供了一个优化的协议栈，该协议栈具有高速缓存一致性，非常适合低延迟接口。新增加的技术，例如均衡旁路选项和 PCIe 5.0 速度的预编码，使具有新功能的协议分析仪更加出色。

干扰能力对于测试覆盖范围仍然至关重要，因为网络流量的实时模拟为 PCIe 硬件提供了一个重要的试金石。智能和协议感知干扰器（例如 Xgig 干扰器平台）支持 PCIe 5.0 测试设置内联操作、自动发现和回归测试，以及对各种协议的测试支持。

所有 Xgig 分析仪标配的 Xgig Expert 软件包支持并增强了这些出色的 PCIe Gen 5 测试功能。软件功能包括通过用户友好的界面自动捕获和分析跟踪数据，该界面提供了跨所有协议层和网络拓扑的可见性。

Medusa Labs Test Tools Suite (MLTT) 是一款应用层软件工具，无需额外设备即可实现可配置的网络流量生成和分析。网络硬件的压力测试用于有效地发现错误，而 MLTT 基准测试和数据完整性测试工具有助于加速设计验证和系统启动。

PCIe 5.0 发布日期

2019 年 5 月 29 日发布的 PCI Express 5.0 标准的最终版本是加速的 18 个月开发周期的高潮，该周期被认为是解决数据密集型应用程序不断增长的性能需求所必需的。

和所有前几代一样，PCIe 5.0 保持了与过去迭代的向后兼容性，尽管 PCIe 插槽和连接卡之间的最低版本（速度）仍然是制约因素。除了带宽增加之外，PCIe 5.0 规范还包括提高信号完整性的电气增强和提高连接器性能的机械更新。

尽管 PCIe 4.0 的最终版本是在几年前的 2017 年 6 月完成的，但必备的第 4 代组件的商业化一直持续到 PCIe 5.0 发布日期之后。一旦 PCIe 5.0 组件和产品在 2021 年商业化，PCIe Gen 5 的发布时间将为硬件制造商提供一个独特的“跨越式”选择。从 PCIe 3.0 到 5.0 的直接过渡产生了 4 倍的“速度提升”，PCI Express Gen 5 x4 插槽提供了与 PCIe 3.0 x16 全尺寸插槽相同的带宽性能，从而释放了宝贵的连接空间。

与每个连续的 PCIe 版本一样，PCIe Express 5.0 和以前的 PCIe 版本之间的共存（通过 PCIe 接口的固有向后兼容性实现）允许云计算和人工智能 (AI) 等要求最高的高性能应用利用最高的可用传输速率，而前几代技术仍在为要求较低的应用使用。

创建 PCIe 5.0 生态系统

2019 年 PCIe 5.0 的发布日期只是实施过程中的众多渐进步骤之一。对定义系统集成实践至关重要的 PCIe Gen 5 卡机电 (CEM) 规范仍在开发中，预计将于 2020 年底全面发布。初步的合规性和互操作性测试也必须成功完成。这些额外的里程碑可能会将第一批经认证的 PCIe 5.0 商用产品的推出时间推迟至 2021 年年中。

由于 PCIe 已集成到当今使用的几乎所有类型的计算系统中，PCI Express 5.0 的共生客户和供应链基础设施包括电子、计算、数据存储和电子商务行业中的许多世界上规模大的公司。这包括支持 PCIe Gen 5 功能的知识产权 (IP) 供应商、交换机和重定时器制造商，以及 PCIe 5.0 主板、存储设备和图形控制器供应商。这些重要的构建模块为数据中心和其他基础网络部署提供了先进的计算机系统和硬件。

PCIe 5.0 早期采用的细分市场

预期并非所有企业和细分市场将同时采用 PCI Express Gen 5 技术。IP 市场将需要早期验证功能，以确保 FPJ 或硅格式的功能。CPU、以太网和精选加速器细分市场也将在 PCIe 5.0 的早期推广中发挥重要作用。数据中心服务器和高性能计算 (HPC) 基础设施已经在努力满足不断增长的带宽和延迟需求，一旦 PCIe Gen 5 技术面世，它们将迅速吸收其固有优势。

PCIe 5.0 协议分析用户

更快的验证和调试周期对于加快上市时间至关重要。这为执行验证和确认的系统集成团队以及致力于鉴定组件和解决互操作性问题的调试团队创造了对高级 PCIe Gen 5 协议分析工具的更大需求。设备、驱动程序和应用软件的性能调优团队也从先进的 PCIe 5.0 协议分析功能中获得了丰厚的投资回报。

PCIe Gen 5 速度

PCIe 的速度倍增减惯例与 PCIe 5.0 的发布保持一致。PCIe 5.0 使用自 PCIe 3.0 版以来的标准 128b/130b 编码方法，将在每个方向上提供 64 GB/秒的吞吐量。由于 PCIe 技术允许数据全双工双向流动，因此两个方向的总吞吐量加起来达到 128 GB/秒。

PCIe 3.0 之前的编码标准是 8b/10b，这意味着 8 位数据被编码并作为 10 位数字传输。这进而产生了 20% 的性能开销因子，将 2.5 GT/秒的原始比特传输速率降低到仅为 2.0 Gbit/秒的净带宽。这个更有效的 1.5% 开销因子在 PCIe 5.0 编码惯例中仍然有效。

PCIe 版本	发布年份	传输速率	吞吐量/通道	x16 吞吐量
1.0	2003	2.5 GT/秒	250 MB/秒	4.0 GB/秒
2.0	2007	5.0 GT/秒	500 MB/秒	8.0 GB/秒
3.0	2010	8.0 GT/秒	1.0 GB/秒	16.0 GB/秒
4.0	2017	16.0 GT/秒	2.0 GB/秒	32.0 GB/秒
5.0	2019	32.0 GT/秒	4.0 GB/秒	64.0 GB/秒

PCIe 5.0 的惊人速度使得相当于一个典型蓝光光盘的内容能够在不到一秒钟的时间内传输到 PCI 5.0 主板上的非易失性存储器 (NVM)。尽管这种超乎寻常的速度看起来像是奢侈品，但这是其他领域的网络架构增强所必需的。例如，400G 以太网在每个方向上需要 50 GB/秒的带宽才能以最大容量与 CPU 连接。

400G 以太网在每个方向上需要 50 GB/秒的带宽，才能以最大容量与 CPU 连接。对于 PCIe 4.0，全尺寸 x16 插槽上可用的 32 GB/秒已被证明是不够的。使用 PCIe 5.0 技术，可用带宽超过了该接口的要求，还有剩余空间。

除了以太网之外，这种持续改进周期的推动因素是具有延迟关键型性能要求的实时系统的出现，例如自动驾驶、需要即时响应的防御应用，以及必须立即挫败黑客企图的关键金融安全应用。多 GPU 系统和高级显卡的个人用户也可以从 PCIe 5.0 的速度和带宽增强中获得实实在在的好处。

PCI Express 5.0 规范

PCI Express 5.0 规范可以被归类为向后兼容的 PCIe 标准的自然演进，在这个迭代中不包括固有的链路或事务层变化。5.0 规范继续受益于 PCIe 4.0 建立的缩放流量控制以及扩展标记和信用。

还添加了一个新的指定用于附加卡的 CEM 连接器。信号完整性和连接器设计特性的改进提高了整体性能和可靠性。物理层增强还包括对 EIEOS、SKP 有序集和均衡序列的更新。

PCI Express 5.0 规范受到硬件制造商和业内人士的普遍好评。特别是，为提高可测试性、加速链路训练和提供备用协议支持而进行的增强被认为是 PCIe 5.0 的突出特点。这一行业共识，以及从 4.0 过渡到 5.0 所需的一组相对温和的实施先决条件，引领了积极的硬件开发和商业化目标。

PCIe 5.0 挑战

伴随 PCIe 5.0 发布而来的改进和规范更改进一步放大了许多 PCIe 架构挑战，使测试和开发活动变得复杂化。这包括将发射机（发射）抖动降低 2 倍的要求和将参考时钟抖动降低 3 倍的要求。

在 PCIe 5.0 中，信号丢失仍然是一个持续的架构挑战。重定时器、重驱动器和替代印刷电路板 (PCB) 基材是硬件设计人员可用来减轻这些问题的一些具有成本效益的选项。可以使用重定时器来重新传输信号，也可以使用重驱动器来放大信号，这两种方法都可以提高链路的物理覆盖范围。

PCI Express 5.0 规范定义的信道损耗预算为 36db，仅比 PCIe 4.0 阈值高出约 28%。PCIe 技术固有的插入损耗在 PCIe 5.0 版本中继续存在，因此 FR4 PCB 结构所经历的损耗水平已不再适用，而像 MEGTRON 这样的替代材料（成本高达 FR4 的 2.5 倍）已成为强制性材料。PCI Express 5.0 的信道要求也要求为发射器（发射）和接收器（接收）设计新的均衡电路，并且电压和定时的接收通道裕度已成为强制要求。

PCIe 5 与 PCIe 4

在从 PCIe 4.0 到 PCI Express 5.0 的过渡中，速度翻倍、向后兼容和加速发布周期是构建实施策略的三个基本支柱。

启用或支持提速的新功能优先于其他建议或请求的更改。例如，需要更改 EIEOS 和数据比特率定义才能实现速度提升，但编码方法和目标比特误码率 (BER) 等基本 PCIe 元素保持不变。信令和加扰方案也与 PCIe Gen 4 保持一致，并在可能的情况下利用现有的发射器（发射）和接收器（接收）测试方法将实施影响降至最低。

尽管强调上市时间和兼容性，PCIe 版本 4.0 和 5.0 之间的其他重要设计更改必然会影响配套硬件和测试实践。其中包括具有二阶响应的时钟数据恢复 (CDR) 和仅与表面贴装 PCBA 封装兼容的 CEM 连接器，尽管它在附加卡接口处保持向后兼容。PCI Express 5.0 还通过修改的 TS1/TS2 序列支持替代协议。

PCIe 4.0 和 PCIe 5.0 标准之间的一致性因 4.0 标准的发布时间过长而变得更加必要，因为网络环境和带宽需求继续在后台展开。这实际上保证了两个标准之间的重叠期，使得设计和测试实践的通用性对于平稳过渡至关重要。

PCIe 5.0 物理层更新

除了 PCI Express Gen 5 版本附带的更严格的抖动要求、信道损耗预算约束以及通道电压和时间裕度要求外，速度提高还需要额外的物理层更改，同时还包括其他改进，以保持与以前的 PCIe 版本所需的向后兼容性。

有序集更改是 PCI Express 5.0 规范版本附带的一项重要修改。EIEOS 有序集用于帮助退出电气空闲状态。在 PCIe Gen 5 惯例中，用于每个 PCIe 4.0 有序对的熟悉的 16 个 0 和 1 的模式变成了对每个通道重复的 32 个 0 和 1。背靠背（重复）EIEOS 信号是 PCIe 5.0 协议的额外更改。数据流起始有序集 (SDS) 也已更新，因此接收方可以清楚地区分 PCI Express Gen 5 数据流起始点。

训练序列 (TS1/TS2) 受益于旨在促进 PCIe Gen 5 速度倍增的创新新选项。训练序列是链路建立和均衡 (EQ) 的必要先导，但随着有序集通过每个速度支持增量（从 2.5 GT/秒开始并逐步移动到 32.0 GT/秒 PCIe Gen 5 速度），训练序列也可能导致延迟。为了解决这个难题，提供了EQ 旁路选项，以基本上“跳过”中间速度均衡级别，或者通过使用“无 EQ”选项立即转换到 L0 活动数据传输状态来完全省略均衡。

PCIe Gen 5 的改进型 TS1 和 TS2 也增加了新的字段，用于替代协议标识和增强的预编码支持。一旦系统和设备之间的协商成功，链路就可以立即以支持的最高速度进入 L0 状态，并开始使用协商的备用协议传输数据。如果替代协议协商失败，系统可以快速恢复到主干 PCIe 5.0 协议。

PCIe 5.0 测试场景和解决方案

在 PCIe 5.0 链路活动的启用（L0 之前）阶段和完全启用 (L0) 阶段，几乎任意数量的不同的链路条件和场景都会带来故障排查挑战。好的 PCIe Gen 5 测试解决方案支持分层、系统化的方法，可显著减少故障排查时间和工作量，同时改进持续的系统性能指标。

在链路训练和状态机 (LTSSM) 状态期间观察到的链路启用问题包括信号完整性和检测问题、不正确的链路速度以及可以使用协议分析仪有效诊断的其他潜在情况。在达到 L0 状态后，在高级 PCIe 协议分析仪的帮助下，还可以有效地检测和缓解协议栈各层的性能低效，例如重放过多、恢复问题和延迟。

需要精确诊断能力的一种常见 PHY 层条件是在从电空闲状态退出期间，此时发射和接收逻辑之间的不匹配会引起延迟。VIAVI Xgig Analyzer 通过采用较短的锁定时间和高级后处理功能可靠地识别这些情况，从而尽可能地减少低功耗状态转换期间捕获的数据丢失。

物理层的实时指标对于监控整体信号健康状况和链路恢复数据极其重要。例如，当链路运行在 L0 状态时，重复的重放和恢复可能会导致系统性能显著下降，但通常不会被检测到。具有每通道分辨率的 XGIG 实时监控、指标和捕获后分析功能可有效监控和诊断非确认 (NAK)、重放、链路错误和流量控制 (FC) 统计数据，例如接收器缓冲区溢出和过大的事务队列深度。

PCIe 5.0 的未来

PCIe 发布日期的惊人节奏似乎注定会延续，预计将于 2021 年发布 PCIe 6.0 的最终规范版本。这一新的迭代将继续传统的带宽加倍和向后兼容，这意味着 PCIe 标准这一次达到了令人震惊的 256 GB/秒的双向带宽。这将有效地将 PCIe 与低端 GPU 的 vRAM 带宽相媲美。

为了使速度再提高两倍并保持高可靠性标准，将采用脉冲幅度调制 (PAM4) 和前向纠错 (FEC) 技术。人工智能和机器学习是这一增强的潜在受益者，因为它们的性能依赖于卓越的速度、低延迟和同时快速访问多个外围设备。

PCIe Gen 5 是 I/O 总线技术的又一次成功飞跃。在可预见的未来，PCIe 5.0 规范似乎将遵循摩尔定律，同时摆脱网络架构瓶颈的束缚。随着每天都有新的和改进的 PCIe 5.0 测试工具面世，这一进展应该会通过 PCIe 6.0 和未来许多代的发布成功地继续下去。